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摘要：針對GPS抗干擾問題，常用手段是在信號處理系統中采用自適應調零算法來實現抗干擾。結合該算法文中給出了一種信號處理系統的硬件實現方案。首先概述GPS自適應調零天線的系統結構，然后給出信號處理系統的硬件設計思路及其功能模塊的實現，最后通過實測數據驗證硬件模塊可以滿足自適應調零算法的要求。

GPS即全球定位系統(Global Positioning System)，是一個由覆蓋全球的24顆衛星組成的衛星系統，該系統可實現導航、定位、授時等功能。但GPS信號比較容易受敵方干擾，與之類似，未來我國的北斗二代衛星導航系統也會遇到同樣的問題，現在研究GPS抗干擾系統對我國自身的衛星導航技術發展具有重要的應用價值。針對項目需求和背景，結合抗干擾調零算法，先給出了數字調零天線的系統結構圖，然后詳細說明了信號處理系統及各個模塊的功能與選型，最后通過測試數據驗證了信號處理系統的硬件設計滿足項目要求。

GPS抗干擾系統如采用數字調零天線，按信號輸出形式分為射頻輸出和中頻輸出兩種設計方案。由于當前大量投入使用的普通GPS衛星接收機未到淘汰年限，并且沒有抗干擾功能。如果采用射頻輸出的抗干擾調零天線方案，可以在保持原有接收機結構條件下，僅替換射頻端就可以實現接收機的抗干擾功能，具有較高的經濟效益；而最新開發的GPS接收機多采用數字調零中頻輸出方案，這種方案結構簡單，實現難度低，質量穩定可靠。文中GPS抗干擾系統采用數字調零天線射頻輸出的方案，而中頻輸出方案則可通過修改射頻輸出方案來實現。

GPS數字調零天線主要包括射頻模塊和信號處理模塊。射頻模塊負責信號的放大和頻率轉換以及接口一致性，其中在射頻通道中包括上變頻射頻通道和下變頻射頻通道，下變頻部分是把輸入的L1頻率信號變頻到14MHz中頻，而上變頻部分是把中頻信號變頻到L1頻率上去；信號處理模塊負責實現抗干擾調零算法及數據傳輸。

1 信號處理系統硬件設計與實現

在信號處理系統硬件設計之前，需要明確信號處理系統的數據流向，首先由7路中頻模擬信號進入信號處理系統，通過采樣把模擬信號轉換成數字信號，然后經過下變頻芯片把中頻信號變為基帶信號，電平轉換后送給FPGA實現抗干擾調零算法，最后由FPGA發出信號經過電平轉換和上變頻，通過數模轉換變成中頻模擬信號送給射頻模塊。

1.1 信號處理器系統

信號處理器是信號處理系統中最重要的芯片，針對抗干擾調零算法運算量大，并要求輸入數據同步的特點，一般有兩種主流解決方案：(1)使用多片通用可編程DSP作為信號處理芯片。(2)使用高性能FPGA作為信號處理芯片。通用多片DSP處理器的優勢在于軟件容易修改且算法容易實現，而其硬件本身則沒有太大的靈活性。多片DSP同時處理數據，對整個系統的穩定性提出了更高的要求，到達信號處理器的7路信號，每一路都有16位數據和1位時鐘，對于如此多的管腳要求，顯然DSP很難與之無縫連接。如果使用FPGA方案，由于FPGA有豐富的通用I/O管腳，很容易做到無縫連接，并且在FPGA中使用狀態機可以實現7路數據同步，滿足算法對數據同步的要求，高性能的FPGA是在原有的高密度邏輯宏單元基礎上嵌入了許多專用DSP硬件模塊，又滿足了算法對計算量的要求。

根據設計要求，為保證7路數據同步，需要使用FPGA給A/D模塊、數字變頻模塊、D/A模塊提供相同的時鐘信號，這樣做會消耗大量的FPGA全局時鐘資源。如果加上算法在同一塊FPGA中實現，就有可能產生時鐘資源沖突，所以這次信號處理器使用主副FPGA的方式，主FPGA提供算法的實現，副FPGA向外設提供時鐘信號和控制信號。這種方式將提供更大的靈活性，如后續升級只需考慮修改主FPGA的算法，其余模塊無需改變。

主FPGA處理數據的能力標志著一個系統的性能，因而系統采用Xilinx公司Virtex-6系列的XC6VLXT75T，它可以提供5616kB的內嵌塊RAM，擁有多達288個DSP48E1，單端通用I/O有360個，可以實現高性能濾波以及其他數字信號處理功能。副FPGA主要提供時鐘和控制信號，系統選擇Xilinx公司Spartan-6系列的XC6Slx16，它可以提供2路CMT，以及576kB的RAM和232個用戶I/O。

1.2 數字變頻模塊

數字變頻一般有兩種方法實現：一種是使用FPGA；另一種是使用專用變頻芯片。利用FPGA實現變頻器件具有靈活的特點，但數字變頻設計計算量較大，會耗費大量的FPGA資源，如果抗干擾算法也使用較復雜的算法，就有可能產生資源沖突；當數據處理速率較高時，FPGA實現的性能遠不如專用數字變頻器件。

數字下變頻包括數字解調，低通濾波等幾個處理環節，利用NCO，FIR濾波器可以完成數字下變頻；數字上變頻恰好與之相反。由于變頻芯片處理多路數據，所以選擇GC5016作為專用數字變頻器件，該器件是TI公司推出的寬頻帶4通道的可編程數字上/下變頻轉換器，提供150M sample·s-1時鐘，具有杰出的3G性能、靈活的寬帶數字濾波、多個輸入與輸出接口選項以及超低功耗。4個完全相同的處理通道能獨立配置成上變頻，下變頻或者是兩個上變頻和兩個下變頻組合的通道。滿足了設計對變頻芯片的要求。

1.3 A/D模塊

A/D器件的選擇應該保證系統設計功能和性能的實現，主要應從4個方面考慮：(1)A/D速率的選擇：輸入到A/D的中頻信號為16MHz，按照Nyquist采樣定理，系統應該給A/D 32MHz的采樣速率，但這個采樣數據速率不能滿足算法對數據量的需求，根據算法需求采樣率應在60MHz以上。(2)采用分辨率較高的器件：A/D器件的分辨率主要取決于器件的轉換位數和器件的信號輸入范圍，由此可見，分辨率越高A/D器件的信噪比就越高。根據加干擾GPS信號的動態范圍較大的實際特點，需要選擇16位或以上的A/D器件。(3)根據環境條件選擇A/D轉換芯片的環境參數。因項目對功耗不敏感，所以不作為選型主要因素。(4)根據接口特征選擇合適的A/D芯片。由于上下變頻器件種類較少，所以需要根據變頻器件接口來選擇A/D器件，保證A/D器件能和變頻器件實現無縫連接。但需要考慮電平和編碼方式等。

綜上4個方面考慮，以及參考A/D公司資料，最終選擇AD9460作為A/D轉換器。AD9460具有79dB的信噪比，并且以130Msample·s-1的高速中頻采樣速率達到16位的精密度，AD9460以80Msample·s-1采樣率工作時，其功耗為1.4W。

根據抗干擾調零算法的要求：7路中頻模擬信號經過A/D后還應保證數據同步，為保證7路數據同步，使用副FPGA給7個A/D提供相同的時鐘信號，在PCB上保證副FPGA到7個A/D芯片的時鐘線為同樣長，這樣即可在硬件上保證數據同步。

1.4 D/A模塊

數據經過算法處理后，輸出經數字上變頻還原成中頻模擬信號，需要選擇與之相適應的D/A轉換芯片。選擇D/A轉換芯片時需要考慮3方面因素：(1)D/A的轉換精度，在實際中D/A轉換器會受到電路元件參數誤差，基準電壓不穩和運算放大器的零漂等因素影響，應采用精度較高的D/A轉換器芯片。(2)對照上變頻芯片輸出數據的編碼方式、數據位數以及速率等，選擇D/A轉換器芯片與之無縫連接，還應考慮D/A輸出動態幅度是否可以滿足射頻端的要求。(3)根據環境條件選擇A/D轉換芯片的環境參數。

最終選擇AD9747作為D/A轉換芯片。AD9747是寬動態范圍，雙通道數模轉換器，分辨率達到16bit，最高采樣速率為250Msample·s-1，該轉換器具有直接轉換傳輸應用特性，可以和正交調制器進行無縫連接，標志著D/A器件轉換精度的兩個參數，DNL值為2LSB，INL值為4LSB滿足了系統對D/A器件的要求。

2 測試信號處理系統

以上是信號處理系統硬件的詳細設計過程，為驗證信號處理模塊硬件能夠正常工作，首先用數字信號發生器給7路A/D加上頻率16MHz，峰峰值1V，偏置為0.5V的正弦波，7路正弦波經過A/D采樣，經下變頻到達FPGA模塊，再使用Xilinx公司提供的ChipScope觀察7路信號的波形。圖3和圖4為其中兩路使用ChipScope在FPGA中觀察到的波形。

由圖像觀察可知，兩路信號在幅值和相位上大體一致。信號之間的不同步是由于電路板固有因素造成，如布線、芯片之間的差異等。因為算法對數據同步有嚴格要求，所以對這兩路信號做幅相校正。

做幅相校正后，兩路信號完全重合，滿足算法對數據同步的要求。同樣，其余幾路經過測試，與這兩路情況相同。從而驗證了從A/D模塊到FPGA模塊在硬件上滿足設計要求。在FPCA中把任一路信號直通給上變頻芯片，然后由D/A模塊輸出，用示波器觀察會發現一個頻率為16MHz的正弦波。這就驗證了FGPA到D/A模塊在硬件上也是滿足設計要求的。

3 結束語

文中完成了數字調零天線信號處理系統的硬件設計，通過測試驗證了硬件的正確性，能滿足數字調零天線算法的要求。下一步工作：(1)與射頻端進行對接，完成整個硬件系統的調試工作。(2)把數字抗干擾調零算法在FPGA中實現。