低功耗是集成電路設(shè)計的一個熱點，目前在超大型超復(fù)雜的設(shè)計過程中，實現(xiàn)可靠的電源網(wǎng)絡(luò)和最小的功率消耗已經(jīng)成為設(shè)計團隊面臨的主要挑戰(zhàn)。實現(xiàn)最優(yōu)化的低功耗設(shè)計需要在設(shè)計流程的不同階段權(quán)衡，成功的功率設(shè)計要求工程師準確高效地進行權(quán)衡。為了能夠達到這一目的，設(shè)計師需要被授權(quán)使用正確的低功耗分析和最優(yōu)化引擎，這些功能要求被集成在整個RTL到GDSII的流程中，而且要貫穿全部流程。
在設(shè)計流程中，所有的功率工具都相互完全集成在一起，同時與其他的分析和實施引擎整合在一起以實現(xiàn)多目標并行優(yōu)化。如果由于缺乏一個整合的設(shè)計環(huán)境而無法解決這些相互關(guān)系中的任一環(huán)節(jié)，那么就會在激烈市場競爭中被競爭對手的低功耗設(shè)計擊敗。
當前，模擬設(shè)計流程及其團隊與數(shù)字工作是完全隔離的。模擬集成電路很大程度上仍然是全部定制，而且需要艱辛的手工草圖繪制。在傳統(tǒng)的混合信號設(shè)計流程中，芯片完工修整需要手工干預(yù)，是相當耗時的一項工作，這對混合信號設(shè)計來說是一個非常大的挑戰(zhàn)。
在一個真正的混合信號環(huán)境中，所有的模擬/數(shù)字設(shè)計以及驗證引擎應(yīng)該采用統(tǒng)一的數(shù)據(jù)庫。為了滿足當前高端混合信號設(shè)計的要求，這種解決方案很明顯必須具備極高的容量和性能，例如在1分鐘甚至更短時間內(nèi)加載整個數(shù)據(jù)庫、在數(shù)秒內(nèi)完成全部模擬和數(shù)字層的刷新等。在全芯片層，設(shè)計環(huán)境必須在芯片完成階段支持自動全局布線；此外，系統(tǒng)還必須支持全芯片混合信號提取和仿真。
針對65nm以及45nm的集成電路設(shè)計，其設(shè)計規(guī)模極其龐大，動輒上千萬門以及成百上千個IP宏模塊。就物理設(shè)計而言，大多采用層次化物理設(shè)計流程，經(jīng)常需要重新延長物理實施中的絕大部分任務(wù)，它們都耗時數(shù)周，而且重新延長整個設(shè)計并不是什么稀罕的事，事實上是經(jīng)常發(fā)生的，包括從頭開始創(chuàng)建一個全新的布局規(guī)劃圖。
工藝過程的可變性、光刻技術(shù)、制造和良率問題是65nm以及45nm的設(shè)計復(fù)雜性另一方面的表現(xiàn)。工藝過程一系列化學機械研磨步驟引起整個晶圓表面以及晶粒表面厚度的變化，光刻效果成為影響制造可變性的最大貢獻因素。所有這些影響的結(jié)果都會導致時序、噪音、功率損耗以及良品率的偏差。
