發布日期：2022-10-09 點擊率：60
隨著集成電路制造工藝水平的提高，半導體芯片上可以集成更多的功能，為了讓產品有別于競爭對手的產品特性，在ASIC上集成存儲器可以降低成本和功耗、改善性能、增加系統級芯片的可靠性。隨著對嵌入式存儲器需求的持續增長，其復雜性、密度和速度也日益增加，從而需要提出一種專用存儲器設計方法。
存儲器的外包設計
存儲器模塊都具有相對獨立的特性，在一個時鐘系統中它通常占用一個管道，從成本和人力資源兩方面考慮，許多芯片開發商都將存儲器模塊外包設計，因為，與其它半導體芯片相比，在系統中定義和分離存儲器模塊要容易得多。此外，諸多因素促進了存儲器編輯器及定制存儲器設計公司的發展，例如：存儲器模塊的標準模塊特性、對嵌入式存儲器的巨大市場需求以及存儲器核心采用的是系統設計人員不熟悉的新技術，為了滿足緊迫的系統設計進度要求，存儲器設計公司通過板上存儲器設計及時地為系統設計公司服務。
當許多公司外包嵌入式存儲器設計時，也有許多公司遲遲遲疑不決。在外包設計過程中，要讓系統設計人員盡可能早地獲得引腳的位置、存儲芯片面積以及存儲器HDL模型，這樣，就能夠及時和高效地推出系統級芯片，同時不必擔心系統芯片的面積、性能和品質問題。
獲取嵌入式存儲器設計的另一種方法是利用存儲器編譯器，它能夠快捷和廉價地設計存儲器物理模塊。盡管該方法很有效并且完全適合標準存儲器結構，但它存在若干缺陷。通常，編譯后的存儲器設計導出大量存儲器模塊，并造成系統的整體性能下降，另外，當系統設計需要添加新的功能時，該設計方法靈活性較差。
與此相反，向存儲器定制設計公司定制嵌入式存儲器設計則大有裨益。定制存儲器可滿足系統對存儲器的突發需求，例如修改邏輯電路以便和存儲器核實現邏輯兼容。定制存儲器不是簡單地在芯片上嵌入標準存儲器模塊，然后圍繞存儲器的其它邏輯電路來綜合實現預想的功能。實際上，設計人員將邏輯電路直接植入存儲器模塊，從而使物理版圖與存儲器的存儲單元緊密結合，這就能減小芯片的總面積，從而實現較高的存儲密度，并提高芯片的性能，達到高速、緊湊、低耗電和布線簡潔的設計要求。
現有存儲器設計的復雜性需要完整的設計流程。本文介紹的設計方法包括設計概念、網表的建立、設計、布線以及存儲器模塊的驗證，該方法可確保存儲器模塊在嵌入SoC時能有效地工作。
RISC中的存儲器設計
在500MHz、64位RISC微處理器的嵌入式存儲器設計中，片上存儲器速度要足夠快速，結構要足夠復雜，否則無法與高速而復雜的微處理器相匹配。定制存儲器占據200mm2處理器1/3以上的面積，包括：一級和二級高速緩存、將虛擬頁地址轉化為物理地址的兩級轉換后備緩存(TLB)、用于定點和浮點內核的多端口寄存器文件以及查尋表(LUT)和通用存儲器(GP)等。高速緩存包含實現數據存儲、標識及LRU功能的獨立存儲器。除了多端口存儲陣列之外，寄存器文件還包含用于地址翻譯和命名邏輯單元的ROM和CAM(見圖1)。總之，要設計20個獨特的存儲器。
圖1邏輯單元的ROM和CAM
存儲器的復雜性和獨特性表明，采用存儲器編譯器并不完全可行，每種嵌入式存儲器都需要采用新的電路技術來設計，以便滿足微處理器的高性能、高密度、低功耗和極低噪聲的要求。
這樣的高速微處理器必須采用最先進的0.18μm、6層銅線雙鑲嵌金屬CMOS工藝制作，其極小的特征尺寸和高性能的晶體管使存儲器設計面臨嚴峻的考驗，因為窄金屬導線(線高大于水平間距)尤其容易受到串擾及電子遷移效應的影響，而晶體管的低閾值將導致抗噪聲性能降低。
嵌入式存儲器設計方法
要制定出每個設計人員都必須遵循的設計指南，首先要開發出一套設計標準，該標準包括最優門比率、扇出數目、最大晶體管寬度以及預布線阻抗和電容的經驗法則。在高密度、高速存儲器的設計過程中，要采用先進的電路技術、抗串擾技術及噪聲容限設計標準。串擾標準規定了鄰近信號的布線規則，其它噪聲容限標準則規定靜態噪聲容限和鎖存電路的可寫性規則。
芯片的多種宏設計要求與電路標準保持一致。時鐘發生器和寄存器的標準尤為重要，它們是整個CPU輸入設置和保持時間維持一致的前提。為了使時鐘偏差最小，設計人員需要密切控制占空比和扇出
數目以及所有時鐘發生器的上升和下降時間。
另外，我們采用可測性設計(DFT)方法，如掃描和全頻內建自檢(BIST)方法來設計每個存儲器。毫無無疑，BIST技術比采用測試儀器測試要復雜得多，后者要將嵌入式存儲器的I/O信號復用到測試總線上，并通過布線連接到芯片的I/O端口以便測試儀器進行測試。但是，BIST方法的優點在于與測試儀器無關，并可全頻測試存儲器。利用BIST復雜的測試功能，可以用標記將故障與特定的例程或一個實際的I/O或一個存儲單元隔離。該特性可實現冗余處理和詳細的故障分析。BIST還具備測試存儲器功能和確定宏或存儲器最大工作頻率的能力，但通常無法計算宏的存取時間。
DFT方法雖然增加不到2%的開銷，但對存儲器的驗證來說，其作用非常重要。采用這些技術及定制嵌入式ATE(自動測試設備)電路，我們已經制作了一些測試芯片來驗證存儲器設計過程中采用的復雜設計技術(圖2)。
圖2驗證存儲器設計
現在，要驅動500MHz的外部I/O引腳很不實際，我們設計了專用嵌入式ATE電路來俘獲并評估嵌入式宏的實際存取時間。通過建立片上測試器，可確保采用低成本的數字測試器來驅動及評測芯片。
時序和功能驗證
對高性能半導體芯片，精確的時序模型至關重要。為了提取嵌入式存儲器中關鍵路徑的特征并進行仿真，要采用了Avant！公司的Hspice軟件。從仿真運行時間來看，仿真整個宏的LPE網表是不切實際的，為此要采用集總和加載技術(見圖3)。
圖3采用集總和加載技術
集總和加載方法是通用技術，面臨分布式載荷造成的模型不精確的問題，并受到由阻容(RC)網絡引起的傳輸線效應的影響。RC網絡不僅包
含阻容元件，還包含要對柵極、源極和漏極電容精確建模的晶體管。為了獲得精確時序，要建立驗證關鍵路徑中所有元件與實際宏的LPE網表之間匹配程度的工具。對我們感興趣的節點，要比較關鍵路徑和LPE網表之間的引線、柵極、源極、漏極、耦合電容和電阻。當這些參數不匹配時，就必須修正負載模型。
Hspice可以仿真溫度、P-T-V曲線并對每個角作出測量說明和繪圖分析,從而便于查找不正確的電路行為，例如分析信號偏移率變差的程度、由串擾引起的信號尖峰、不期望的脈沖重疊程度、傳輸延遲變壞的程度、時鐘電路的建立和保持時間變壞的程度等。
我們通常利用Verilog或VHDL模型來仿真整個SoC并對其建模。為了確保精確度，每個嵌入式存儲器都有一個與之對應的Verilog模型，這樣才能確保電路的功能與HDL模型匹配。對每個存儲器，要建立全面的測試平臺來測試所有的地址組合、控制和測試模式(即掃描和BIST)，然后，我們將測試矢量及其相關的預測數據應用到每個宏的所有LPE網表
。
如上所述，可以證明用Hspice仿真大型網表和大型測試向量集(通常有數千個向量)是不切實際的。為了彌合Hspice和Verilog之間的差距，要采用Synopsys公司的Timemill測試工具，該工具可將邏輯等價性測試和電路的電性能驗證結合起來，它可將向量驅動的全部存儲器的LPE網表作為輸入置于Verilog環境中進行仿真，其優點在于能檢測電路網表和Verilog模型之間功能上的差異，并具有良好時序精度，從而發現時序缺陷。Timemill測試工具不是故障仿真器，但是測試向量能夠涵蓋99%以上的待測節點。我們在與Hspice仿真相同的P-T-V曲線下運行了Timemill測試。此外，還檢測了未驅動的節點、最低和最高工作頻率及P-T-V曲線的極端情形。
物理驗證
我們還采用MentorGraphics公司的Calibre工具來驗證物理設計，并用完整的LVS和DRC規則基準來檢驗電路連接的正確性、所有的間距和寬度等，用附加的質量保證規則基準來檢驗浮動層、阻抗連接和不期望出現的幾何結構。
對于版圖的寄生參數抽取，要采用Mentor公司的xCalibre工具，它可生成用于Hspice關鍵路徑分析和Timemill仿真的LPE網表。為了達到精確抽取，版圖的層次必須與電路圖的層次匹配，此外，所有的饋通(feedthrough)必須嵌入頁元(leafcell)中，這樣其寄生效應才會在子電路的LPE網表中得到仿真。
LPE網表只能對關鍵路徑仿真進行事后說明，但為了防止LPE預仿真和LPE后仿真的結果之間出現大的差異，這樣做有必要。假如我們要達到高性能的仿真結果，關注實際版圖的質量對電路設計技術也至關重要，例如合并或共用信號源極或漏極、屏蔽時鐘信號線和解碼信號線組、以及使用多個觸點把電阻降到最小(在驅動大負載時，這點特別重要)。
質量保證
除了上述步驟和檢驗以外，在每個宏輸出到系統設計工程師之前，要對其進行強化質量保證分析。目前，EDA質量保證工具正在形成之中，我們已經開發了很多專用檢驗工具。一級QA檢驗工具專用于較小面積的存儲器開發，用該工具能確保Hspice關鍵路徑網表加載與全版圖LPE網表準確匹配。該工具還能分析整個LPE網表里的每個節點，并檢驗額外的驅動輸出和偏移率，它檢測到節點上的多個驅動器并找到易受電荷共享(特別是動態節點)和串擾影響的節點，然后要考慮耦合電容、驅動強度、接收器的噪聲容限以及相鄰節點的數量。檢驗之后，設計工程師必須糾正或者調整上述檢驗中有問題的節點。
我們采用一套特殊的DRC規則集對版圖進行QA檢驗，該工藝找到具有阻性的連接點并檢查電源格的完整性以及超寬晶體管。典型的DRC規則無法檢查的阻性連接點或軟連接不會導致芯片的功能故障，但容易產生與頻率相關的問題或穩定性故障。
為了滿足時序要求，設計工程師有時必須在噪聲容限和速度之間作出折衷。即便如此，所有電路都必須通過最小噪聲容限規則，否則當把存儲器嵌入到整個CPU后，就存在故障隱患。存儲器、比例邏輯(偽NMOS邏輯)和動態邏輯門等電路都要經過靜態和動態噪聲容限分析。對于那些在同一裸片上參數不匹配的器件(如差分傳感放大器)，要通過蒙特卡洛Hspice分析，最后，存儲器單元和鎖存器要在所有P-V-T曲線上進行可寫性測試。
功率分配和電源格的完整性對宏的性能有顯著影響。電壓IR降到Vdd，Vss上的電位抖動對噪聲容限、時序甚至電路的功能有重要影響，隨著電源電壓的降低和深亞微米特征尺寸Vts的減小，這個問題甚至會惡化。在0.18微米工藝中，窄線距必然電流密度高，從而增加了出現電子遷移故障的可能性。因為電流和焦耳熱會造成互連線特性的逐步退化，通常在幾個月或幾年后就可能發生電子遷移故障，如果故障出現得太早，那么就有可能造成災難性的損失。
采用Synopsys公司的Pow
ermill(Timemill的姊妹工具)仿真整個宏的電源，能按照放置的位置詳細描繪各子電路電源的電流圖，該電流圖和宏版圖的RC網表一起，輸入到分析電源總線IR壓降和電子遷移的工具中，該工具將指出任何有故障的線段或觸點/通孔，并允許設計工程師改進總線，同時，輸出的版圖錯誤標識圖、輪廓圖、3D電流和電壓分布圖有助于進一步分析。
事實上，不僅限于最高速和最小加工工藝，即使0.35微米以上的工藝和100MHz以下的速度，也可以采用上述QA流程對噪聲容限、串擾、IR壓降或電子遷移相關的故障進行檢測和分析。
本文總結
在外包嵌入式存儲器設計的時候，一般都有明確的交付日期。在設計初期，存儲器設計工程師必須向系統設計工程師提供底層規劃圖、關于重要邊界和引腳位置的布局和布線約束條件。用戶還希望用精確的HDL模型來消除系統中出現的小錯誤。然后，存儲器設計工程師必須提交一個配備延遲和競爭查尋表或方程的時序庫，從而方便客戶對整個芯片邏輯和時序進行仿真。當前的拓撲圖有助于系統設計工程師對整個芯片的電源、IR壓降和電子遷移進行分析。設計工具必須具備一個用于存儲器模塊測試的配備測試向量的測試基準以及足夠的文檔。最終設計結果是完整的版圖數據庫，可以作為存儲器模塊直接放置到系統芯片上，同時還要提供包括仿真、時序、驗證結果、設計細節、網表和電路圖在內的完整設計文件。
嵌入式存儲器在半導體芯片中的作用非常重要，它向整個芯片提供的可互用特性決定了整個芯片的效率、速度和性能。只有設計方法可靠，才能設計出優良的存儲器。
嵌入式存儲器易受外部噪聲的影響，因而要求比傳統的片外存儲器更嚴格。存儲器的設計通常要與整個芯片并行開始，所以工程師必須學會預測和實現精確的灰盒存儲器模型。
要保證嵌入式存儲器的質量，必須建立嚴格的設計標準，設計工程師在設計過程中，不僅要善于創新，還要堅持采用嚴格的設計方法和質量保證工具，只有這樣才能取得設計的成功
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