發布日期：2022-07-15 點擊率：47
Cadence設計系統公司近日宣布基于65納米通用功率格式(CPF)面向Common Platform技術的參考流程即日上市。該參考流程是Cadence與Common Platform聯盟之間長期合作的最新成果,該聯盟的成員企業包括IBM、特許半導體制造和三星。
Cadence與Common Platform技術合作伙伴緊密合作,開發65納米流程。它基于Cadence數字IC設計平臺,包含Encounter Timing System和CPF,可加快低功耗系統級芯片(SoC)設計的上市時間。
“Cadence一直在與Common Platform技術制造商積極合作,開發這種參考流程,增強我們的65納米設計相關產品陣容。”IBM全球工程解決方案半導體技術平臺部門副總裁Steve Longoria說,“Common Platform技術成員公司與Cadence的工程師一起合作,提供使用ARM-Metro庫和Cadence Encounter平臺的65納米參考流程。其合作成果是為設計師帶來一種強大的解決方案,用高級低功耗技術解決各種問題,例如移動設備和其它消費應用設備的電池續航時間和省電能力。”
這種RTL-to-GDSII參考流程建立于Cadence Encounter數字IC設計平臺,能夠實現更高的生產力,并提高芯片質量(QoS)。該流程強調臨界低功耗設計挑戰,從芯片打樣到功率、時序和面積優化,面向無線、有線和消費應用設備。
“與Cadence合作是三星策略的重要部分,讓整個設計鏈能夠為我們的晶圓廠客戶帶來高級低功耗設計方法學。”三星ASIC及晶圓廠業務拓展、系統級LSI分部副總裁Ben Suh博士說,“這種低功耗參考流程面向65納米LP工藝,能夠為晶圓廠客戶加快量產時間,為三星帶來可用于生產的新設計。”
“我們意識到如今的客戶需要有能夠幫助他們解決功耗問題的解決方案,他們需要確保他們的解決方案有選擇的余地。這一次,我們與Cadence和我們的Common Platform合作伙伴緊密合作,提供一個能夠加快從設計到芯片成型的時間,同時通過與Common Platform的合作策略為客戶帶來選購的靈活性。”Chartered全球市場及平臺合作部門副總裁Kevin Meyer說,“65納米參考流程的推出,讓Chartered的客戶能夠獲得一種創新的低功耗設計解決方案。”
該流程為Encounter平臺以及Cadence Logic Design Team Solution加入了多種創新技術,包括配備全局合成技術的Cadence Encounter RTL Complier、Cadence SoC Encounter RTL-to-GDSII系統、Cadence Encounter Test和Cadence Encounter Conformal Low-Power。其它Cadence組件包括VoltageStorm?功率分析,以及Encounter時序系統,使用有效的電流源模型(ECSM)讓設計師縮短低功耗消費應用設備的量產時間。ARM Metro低功耗產品作為Artisan?實體IP系列的一部分,也被應用到流程開發中。
“我們與Common Platform領先企業們在在設計鏈上的合作,使得基于CPF的Cadence低功耗解決方案這樣的新技術成為現實。”Cadence產業聯盟部高級副總裁Jan Willis說,“這套65納米低功耗參考流程提供了集成的方法學,使客戶能夠基于CPF和Common Platform技術提供量產化的低功耗產品。”
供貨情況
本套面向成品率的65納米低功耗設計參考流程即日推出,可通過發送郵件至common_platform_65LP@索取。本參考流程工具包包含了一份參考設計、文件和腳本用于運行該參考流程。
在線研討會
2007年6月13日星期三太平洋標準時間下午4點,Cadence、Chartered、IBM和三星將會舉辦一場免費的在線研討會,主題是在本參考流程中使用的高級低功耗設計技術。有關此次會議登記的詳情,請訪問:http://www./webinars/cdn_65nm_lowpower/。
