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應(yīng)對65nm時代的可制造性設(shè)計挑戰(zhàn)

發(fā)布日期：2022-07-14 點擊率：63

造性設(shè)計(DFM) 問題正變得越來越關(guān)鍵,其原因在于,隨著芯片關(guān)鍵結(jié)構(gòu)尺度的不斷縮微,相同的絕對物理變異可能導(dǎo)致相對較大的電氣變異。在65nm及以下節(jié)點,光刻效應(yīng)成為制造性變異的最大因素。37頁表示的是芯片中心的一個門。由GDSII表述的該邏輯門的幾何形狀輪廓顯示在左邊(紅輪廓線代表硅片中的擴(kuò)散區(qū),而四個綠色矩形反映的是伴隨單個晶體管的多晶硅柵極區(qū))。右上角的黃箭頭指示了其中一個晶體管的溝道寬度和長度(溝道實際上是被柵極覆蓋的一個硅片區(qū)域)。

SII文件進(jìn)行后處理。例如,物理設(shè)計工具通過強(qiáng)化現(xiàn)有特征或增加新特征(被稱為次分辨率輔助特性——SRAF)的手段修改GDSII文件以獲得更好的可印刷能力。它意味著,若工具預(yù)計印刷過程會產(chǎn)生某種失真,則工具將自動增加反方向失真,以使兩個失真相互抵消。問題在于,設(shè)計中的每個結(jié)構(gòu)都受臨近結(jié)構(gòu)的影響。也即,若GDSII文件生成了兩個幾何形狀并在光掩膜時相互隔絕,則這兩個形狀將以確定方式被打印。但若使同樣這兩個形狀相互靠得很近,則這兩個形狀間的相互干擾通常會以非直觀的方式擅自改變這兩個形狀。這些干擾的結(jié)果將導(dǎo)致時序、噪聲和功耗變異并最終影響良率。

圖1:真正的可制造性設(shè)計需要適應(yīng)絕對物理變異。